DDR 및 LPDDR 메모리 적합성 테스트 및 디버그

WaveMaster HDA8000 로직 분석기 컴플라이언스 테스트 및 DDR 및 LPDDR 메모리 디버깅 기능을 갖춘 125HD 오실로스코프

DDR 규정 준수 테스트를 통한 DDR 활성화부터 가장 빠른 여정

초기 가동부터 JEDEC 컴플라이언스 테스트에 이르기까지 DDR(Double Data Rate) 및 LPDDR(Low Power DDR) 설계의 모든 단계를 신속하게 테스트할 수 있는 올바른 도구를 사용하여 최종 제품을 향한 여정을 가속화하세요.

초기 턴온부터 검증까지 DDR 작동 극대화
DDR 사전 적합성 테스트 및 미세 조정 가속화
포괄적인 DDR 적합성 테스트

검증을 통해 초기 켜기부터 DDR 작동 극대화

올바른 오실로스코프 도구는 DDR 및 LPDDR 전기 검증, JEDEC 규정 준수 테스트 및 여러 단계의 설계를 통한 디버그를 지원합니다. Teledyne LeCroy는 불러오는 시간을 줄이고 일반적으로 간과되는 오류를 찾는 데 도움을 줍니다.

WaveMaster 8000HD 오실로스코프 및 Summit PCIe 디버깅을 위해 CrossSync PHY 인터포저에 연결된 T516 분석기

Teledyne LeCroy DDR 가상 프로빙 디임베딩 인터포저 및 프로브 위치의 블록 다이어그램

중간 버스 반사 및 종료 문제를 제거한 후의 Teledyne LeCroy DDR 아이 다이어그램

대부분의 DDR 및 LPDDR 명령 주소 신호에 대한 DDR 버스 디코드 및 트리거를 보여주는 Teledyne LeCroy 오실로스코프

기본 작동 설정, 신호 확인 및 응답 검증은 보드를 켜는 동안 기본입니다. 이는 신호가 올바른지, 신호가 통신 중인지, 명령 버스가 작동하는지, 전압 및 타이밍 설정이 올바른 오류 크기인지, 채널에 읽기 및 쓰기 패킷이 모두 표시되는지를 아는 것을 의미합니다. 이러한 초기 단계는 매우 중요하며 이 메모리 설계 단계를 위해 제작된 간단하고 전용 도구가 필요합니다. 이것은 준수가 아니라 그 이상입니다.

DRAM(읽기) 또는 컨트롤러(쓰기)의 신호가 올바르게 보입니까?
초기 전압 및 타이밍 세부 정보가 올바른 위치에 있습니까?
명령 버스가 올바르게 통신하고 있습니까?

오실로스코프의 DDR 신호 품질을 최대화하려면 설계에 대한 프로브 및 인터포저 영향을 최소화하는 것이 중요합니다. 텔레다인 르크로이 DH 시리즈 프로브 납땜 팁과 QuickLink 어댑터가 포함된 저소음 및 저부하 능동 프로브입니다. 인터포저는 DRAM 볼에 가까운 테스트 지점을 위치시켜 신호 품질을 더욱 향상시킬 수 있습니다. 그런 다음 가상 프로브를 사용하여 프로브와 인터포저 조합을 제외할 수 있습니다.

더 알아보기 Teledyne LeCroy DH 시리즈 차동 프로브 더 알아보기 Nexus Technologies 인터포저 더 알아보기 EyeKnowHow 인터포저 블로그 게시물 읽기 DDR 프로빙 개선을 위한 팁 블로그 게시물 읽기 인터포저 사용 웨비나 시청 더 나은 DDR 프로빙 및 테스트를 위한 주요 팁 및 기술 웨비나 시청 DDR 디버그 시나리오 및 가상 프로빙

JEDEC에서는 DRAM(BGA)의 볼 또는 이미지의 테스트 위치 #1에서 DDR 측정을 수행하도록 요구합니다. 프로브 위치가 현재 #2(인터포저) 또는 #3(중간 버스 또는 VIA)에 있는 경우 DDR 검증 또는 측정을 시작하기 전에 프로브 위치를 가상으로 이동할 수 있습니다.

.2SP, .3SP 및 .6SP S 매개변수 파일을 제외하면 인터포저 및 라이저가 있는 T 포인트가 됩니다.
Virtual Probing은 프로브 포인트를 메모리 컨트롤러로 이동하여 스트레스를 받은 읽기 패킷을 분석할 수 있습니다.
중간 버스 프로브 위치로 인한 문제 제거

블로그 게시물 읽기 가상 프로브 사용에 대한 튜토리얼

반사와 같은 프로빙 설정 오류는 DDR 설계 품질과 혼동될 수 있습니다. Teledyne LeCroy의 Virtual Probe @ Receiver를 사용하면 반사를 제거하고 실제 DDR 설계 성능에 대한 더 나은 그림을 얻을 수 있습니다.

수신기(VP@RCVR)에서 가상 프로브의 종료 문제를 제거합니다.

Teledyne LeCroy의 HDA125 로직 분석기는 DDR 명령 주소를 디지털 방식으로 조사하고 다른 신호를 위해 아날로그 오실로스코프 채널을 보존합니다. DDR 프로토콜 디코드 및 트리거는 이러한 디지털 방식으로 프로빙된 신호에 사용되어 DDR 활동과 데이터 신호를 분리하여 더 빠른 디버그를 수행할 수 있습니다. HDA125 로직 분석기는 디코드 및 트리거링을 위해 최고 8400MT/s DDR5 CMD 주소 라인을 지원합니다.

업계 전용 디코딩 및 최대 DDR5 트리거
JEDEC의 Command Truth Table을 해독합니다.
더 나은 R/W 분리를 수행하고 명령 버스가 패킷 위치를 알고 있습니다.
채널에 R/W 시각적 오버레이

더 알아보기

DDR 사전 적합성 테스트 및 미세 조정 가속화

DDR 메모리 작동 안정성은 전압, 타이밍 및 패킷 매개변수가 설계에서 최대한의 잠재력으로 조정될 때 최적화됩니다. 텔레다인 르크로이의 DDR 디버그 툴킷 DDR 작동을 더 잘 이해하고 DDR 테스트를 개선하는 데 도움이 됩니다.

Teledyne LeCroy DDR LPDDR 툴킷에는 다양한 시나리오 보기가 있습니다.

다중 시나리오 보기

레이아웃 4 고유한 테스트 상황
신호 비교 전과 후
디임베딩과 원본 비교
스트로브-클럭 비교 읽기 및 쓰기
측정 비교

Teledyne LeCroy DDR LPDDR 아이 다이어그램 및 마스크 통과 테스트

아이 다이어그램, 마스크 테스트 및 JEDEC 특정 측정

대화형 사용자 툴킷
아이 다이어그램 및 마스크 테스트
JEDEC 또는 맞춤형 마스크
마스크 분석의 "실패"
DDR 특정 측정

Teledyne LeCroy DDR LPDDR은 명령 주소를 사용하여 최고의 읽기/쓰기 패킷 분리 기능을 제공합니다.

최고의 R/W 정확도

명령 주소를 디코딩
R&W가 발생하는 위치를 정확히 파악
업그레이드 가능한 외부 로직 분석기
최저 정전용량 부하
(경쟁사보다 6배 낮음)

상세 보기

포괄적인 DDR 규정 준수 테스트

자동화된 DDR 적합성 테스트는 불일치를 줄이고, JEDEC 표준에 따라 테스트하고, DDR 디버그 툴킷을 통해 근본 원인 오류를 신속하게 중지함으로써 테스트 시간을 단축합니다.

QPHY-DDR3(DDR3/3L/LPDDR3) QPHY-DDR4(DDR4/LPDDR4/4X) QPHY-DDR5-SYS

WaveMaster DDR8000 인증 테스트 및 디버그를 수행하는 5HD 오실로스코프

DDR5 적합성 테스트를 위한 Teledyne LeCroy QPHY 설정 메뉴

불일치 감소

매번 동일한 설정
구성 저장 및 호출
연결 다이어그램
디버그 툴킷에서 오류 분석

JEDEC DDR 규정 준수 테스트를 위해 마더보드 슬롯에 삽입되는 DDR DIMM

보고서 저장

테스트 및 설계 과정의 모든 단계에서 작업 내용을 빠르게 저장하세요.

측정 결과 합격 또는 불합격
HTML 또는 PDF 보고서 저장
주석이 포함된 화면 이미지

권장 오실로스코프 및 프로브 DDR 테스트 장비

DDR 테스트용 Teledyne LeCroy 제품과 인터포저 또는 테스트 서비스 파트너에 대해 자세히 알아보려면 아래 탭과 링크를 참조하십시오.

Teledyne LeCroy는 오실로스코프, 프로브, 인터포저 및 소프트웨어를 사용한 DDR 전기 검증, 적합성 테스트 및 디버그를 권장했습니다.

오실로스코프

프로브 및 액세서리

인터포저

소프트웨어

문서 이름
DDR5 데이터시트 DDR5 시스템 레벨(BGA에서)에 대한 모든 설계 단계를 테스트합니다. 이 데이터시트에는 QualiPHY 자동 규정 준수 테스트를 통해 조기 활성화를 위해 만들어진 도구가 간략하게 설명되어 있습니다. JEDEC에서 설명하는 디버깅 및 규정 준수 스타일 측정을 수행합니다. 필수 장비 및 주문 정보를 읽어보세요.	데이터시트
DDR4/LPDDR4/LPDDR4X 데이터시트 QualiPHY(QPHY-DDR4) 데이터시트에는 메모리 설계에 관심이 있는 엔지니어를 위한 테스트 기능, 주문 정보 등이 간략하게 설명되어 있습니다.	데이터시트
DDR3/DDR3L/LPDDR3 데이터시트 QualiPHY(QPHY-DDR3) 데이터시트에는 메모리 설계에 관심이 있는 엔지니어를 위한 테스트 기능, 주문 정보 등이 간략하게 설명되어 있습니다.	데이터시트
DDR 및 LPDDR 디버깅 툴킷 데이터시트 DDR 디버그는 DDR 2/에 대한 설계의 모든 단계를 지원합니다.3/4/5 및 LPDDR2/3/4/4X이며 심층적인 문제 해결이 가능합니다.	데이터시트
DDR2 데이터시트 QualiPHY(QPHY-DDR2) 데이터시트에는 메모리 설계에 관심이 있는 엔지니어를 위한 테스트 기능, 주문 정보 등이 간략하게 설명되어 있습니다.	데이터시트
LPDDR2 데이터시트 QualiPHY(QPHY-LPDDR2) 데이터시트에는 메모리 설계에 관심이 있는 엔지니어를 위한 테스트 기능, 주문 정보 등이 간략하게 설명되어 있습니다.	데이터시트

DDR5 메모리 테스트 및 읽기-쓰기 분리

DDR 디버그, 규정 준수 및 검증을 위한 DDR 메모리 물리적 계층 테스트 전문가가 되십시오.

Teledyne LeCroy와 함께 이 마스터클래스 웹 세미나 시리즈에 참여하여 일반적인 테스트 준비 및 과제, 규정 준수와 디버그 테스트 도구의 차이점, DDR 검증 효율성을 높이고 올바른 테스트를 적용하는 실용적인 팁과 기술을 포함하여 오실로스코프를 사용한 DDR 테스트의 기본 사항에 대해 알아보세요. 디버그 도구.

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1부 DDR 메모리 물리 계층 테스트의 기본 사항

이 세션에서는 DDR 인터페이스 및 테스트 과제에 대한 개요를 제공합니다. 검증과 적합성 테스트 요구 사항 간의 차이점과 최적의 효율성을 위한 조사에 특별한 주의를 기울일 것입니다.

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2부 DDR 적합성 테스트 그 이상 - 고급 디버그 도구 사용

이 세션에서는 최신 DDR 테스트 요구 사항을 검토하고 테스트 문제 해결에 대한 실질적인 조언을 제공합니다. 최신 JEDEC 표준에 따라 테스트하는 방법과 테스트 및 검증 문제를 극복하기 위한 디버그 도구의 적절한 사용에 대한 지침을 제공할 것입니다.

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3부 더 나은 DDR 프로빙 및 테스트를 위한 주요 팁 및 기술

이 세션에서는 DDR3/LPDDR3 및 DDR4/LPDDR4 측정 기능에 영향을 미치는 실제 프로빙 및 연결 문제를 해결하는 방법에 대해 구체적으로 설명합니다. 해야 할 일과 하지 말아야 할 일에 대한 예를 제공하고 사전 적합성 테스트 체크리스트를 검토합니다.

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4부 DDR 디버그 시나리오 및 가상 프로빙

이 세션에서는 실제 DDR 디버그 예제와 특수 연결 예제를 사용하여 DDR3/LPDDR3 및 고속 DDR4/LPDDR4 신호를 테스트하고 디버깅하는 데 필요한 DDR 아이 패턴의 유틸리티를 시연합니다.