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QPHY-DDR2

Teledyne LeCroy QPHY-DDR2 테스트 솔루션은 DDR2 메모리 인터페이스를 특성화하는 가장 좋은 방법입니다. 400MHz, 533MHz, 667MHz, 800MHz, 1066MHz 및 사용자가 지정한 속도 등급에서 측정을 수행할 수 있는 QPHY-DDR2에는 JEDEC 사양 및 Intel JEDEC 사양 부록에 지정된 전체 클럭, 전기 및 타이밍 테스트 제품군이 있습니다.

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주요 특징

 

  • 400MHz, 533MHz, 667MHz, 800MHz, 1066MHz 및 사용자가 지정한 속도의 DDR2 테스트 지원
  • 많은 주기를 측정하고 통계 결과를 보고하여 DDR2 인터페이스에 대한 확신을 얻는 가장 빠른 방법
  • 트레이스 레이블 및 관련 전압 레벨을 포함한 주석을 포함하며, 최악의 측정 스크린샷 캡처 및 표시
  • 테스트/실패 시 중지 기능을 통해 사용자는 특정 테스트에서 일시 중지하고 오실로스코프 디스플레이에서 측정값을 검토할 수 있습니다.
  • JESD79-2E 및 JESD208 JEDEC 사양 및 Intel DDR2 667/800 JEDEC 사양 부록 개정판 1.1 및 인텔 DDR2 400/533 JEDEC 사양 부록 개정판 1.0에 설명된 대로 테스트에 대한 전체 테스트 범위

Teledyne LeCroy QPHY-DDR2 테스트 솔루션은 DDR2 메모리 인터페이스를 특성화하는 가장 좋은 방법입니다. 400MHz, 533MHz, 667MHz, 800MHz, 1066MHz 및 사용자가 지정한 속도 등급에서 측정을 수행할 수 있는 QPHY-DDR2에는 JEDEC 사양 및 Intel JEDEC 사양 부록에 지정된 전체 클럭, 전기 및 타이밍 테스트 제품군이 있습니다.

Teledyne LeCroy QualiPHY 플랫폼은 구성하기 쉬운 사용자 인터페이스를 제공하고 사용자 지정 테스트 및 제한 선택을 허용하며 적절한 연결을 보장하기 위해 사용자에게 연결 다이어그램을 표시하고 적용 가능한 최악의 경우 실패 스크린샷을 포함하여 모든 결과가 포함된 보고서를 생성합니다. 테스트. 또한 QPHY-DDR2에서 테스트한 모든 파형을 저장하여 쉽게 정보를 공유하거나 나중에 테스트를 다시 실행할 수 있습니다.

QPHY-DDR2를 통해 사용자는 DDR2 인터페이스에서 최고 수준의 확신을 얻을 수 있습니다. DDR2 측정의 높은 수준의 변동성 때문에 많은 수의 사이클을 측정하는 것이 중요합니다. 매우 짧은 시간에 많은 수의 사이클을 측정함으로써 사용자는 측정을 위한 실제 최대 및 최소 포인트를 포착하고 있다는 확신을 가질 수 있습니다.

QPHY-DDR2는 DDR2 신호의 자동 특성화 외에도 오실로스코프 내부의 DDR2 신호에 대한 강력한 디버그 기능을 지원합니다. 오류의 근본 원인은 오실로스코프 내의 모든 고급 직렬 데이터 도구를 사용하여 빠르고 쉽게 찾을 수 있습니다. 여기에는 SDA II, Eye Doctor™ II, WaveScan™ 등이 포함됩니다.

클럭 테스트 – 이 테스트는 적절한 JEDEC 사양에 설명된 대로 모든 클럭 테스트를 수행합니다. 여기에는 평균 클럭 주기, 절대 클럭 주기, 평균 고/저 펄스 폭, 절대 고/저 펄스 폭, 반주기 지터, 클럭 주기 지터, 주기 간 주기 지터 및 n 주기 테스트에 대한 누적 오류가 포함됩니다.

전기적 테스트 – 이 테스트는 DDR2 신호의 전기적 특성을 측정합니다. 위에 표시된 SoutR 테스트는 데이터, 스트로브 및 클럭 신호의 slew rate을 측정합니다. 1000회 이상의 slew rate 측정이 수행되었고 최악의 경우가 화면에 표시되었습니다. 신호에는 신호 이름이 주석으로 표시되어 화면을 쉽게 해석할 수 있습니다. 또한 커서는 slew rate이 측정된 전압 레벨을 사용자에게 표시하는 데 사용됩니다.

타이밍 테스트 – 이 테스트는 특정 DDR2 이벤트 간의 타이밍 관계를 확인합니다. 위에 표시된 대로 tDQSCK 테스트는 클럭 신호의 스트로브 출력 액세스 시간이 적절한 JEDEC 사양에 지정된 제한 내에 있는지 확인합니다. 이 테스트에서는 모든 DDR5000 읽기 버스트에 대해 2 tDQSCK 측정이 수행되었으며 최악의 경우가 화면에 표시되었습니다.

아이다이어그램 – 아이다이어그램은 시리얼 데이터 신호 디버깅을 위한 강력한 도구입니다. QPHY-DDR2를 사용하면 읽기 및 쓰기 데이터 버스트 모두의 아이 다이어그램을 생성하여 리시버에서 데이터를 적절하게 샘플링할 수 있도록 신호 무결성이 충분한지 확인할 수 있습니다.

QualiPHY에는 사전 설정된 많은 컴플라이언스 구성이 있지만 사용자가 고유한 구성 및 제한 세트를 생성할 수도 있습니다.

연결 다이어그램은 사용자에게 필요한 연결을 설정하라는 메시지를 표시합니다.

컴플라이언스 보고서에는 테스트된 모든 값, 특정 테스트 한계 및 화면 캡처가 포함됩니다. 컴플라이언스 보고서는 HTML, PDF 또는 XML로 생성할 수 있습니다.

QualiPHY

QualiPHY는 고속 시리얼 버스에서 적합성 테스트를 수행하는 데 필요한 시간, 노력 및 전문 지식을 줄이도록 설계되었습니다.

  • 각 테스트 설정을 통해 사용자를 안내합니다.
  • 관련 테스트 절차에 따라 각 측정을 수행합니다.
  • 각 측정값을 해당 사양 한계와 비교
  • 모든 결과를 완벽하게 문서화
  • QualiPHY는 사용자가 매번 올바른 방식으로 테스트를 수행할 수 있도록 도와줍니다!

 

제품 사양

Clock Tests
tCK(avg) – Average Clock Period
tCH(avg) – Average High Pulse Width
tCL(avg) – Average Low Pulse Width
tCK (abs) – Absolute Clock Period
tCH(abs) – Absolute High Pulse Width
tCL(abs) – Absolute Low Pulse Width
tJIT(duty) – Half Period Jitter
tJIT(per) – Clock Period Jitter
tJIT(cc) – Cycle to Cycle Period Jitter
tERR(n per) – Cumulative error

Advanced Debug
Eye Diagram of Data and Strobe on Read Cycle
Eye Diagram of Data and Strobe on Write Cycle

Electrical Tests
SlewR – Input Rising Edge Slew Rate
SlewF – Input Falling Edge Slew Rate
VIH(ac) – AC Input Logic High
VIH(dc) – DC Input Logic High
VIL(ac) – AC Input Logic Low
VIL(dc) – DC Input Logic Low
VSWING – Input Signal Maximum
Peak to Peak Swing
SoutR – Output Slew Rate Rise
SoutF – Output Slew Rate Fall
tSLMR – Output Slew Rate Matching Ratio
AC Overshoot Peak Amplitude
AC Overshoot Area Above VDDQ
AC Undershoot Peak Amplitude
AC Undershoot Area Below VSSQ
VID(ac) – AC Differential Input Voltage
VIX(ac) – AC Differential Input Cross Point Voltage
VOX(ac) – AC Differential Output Cross Point Voltage

Timing Tests
tHZ(DQ) – DQ High Impedance Time from CK/CK#
tLZ(DQ) – DQ Low Impedance Time from CK/CK#
tLZ(DQS) – DQS Low Impedance Time from CK/CK#
tHP – CK Half Pulse Width
tQHS – DQ Hold Skew Factor
tQH – DQ/DQS Output Hold Time from DQS
tDQSH – DQS Input High Pulse Width
tDQSL – DQS Input Low Pulse Width
tDSS – DQS Falling Edge to CK Setup Time
tDSH – DQS Falling Edge Hold Time from CK
tWPRE – Write Preamble
tWPST – Write Postamble
tRPRE – Read Preamble
tRPST – Read Postamble
tDQSQ – Skew between DQS and DQ
tDQSS – DQS Latching Transition to Clock Edge
tDQSCK – DQS Output Access Time from CK/CK#
tAC – DQ Output Access Time from CK/CK#
tDS(base) – DQ and DM Input Setup Time
tDH(base) – DQ and DM Input Hold Time
tIS(base) – Address and Control Input Setup Time
tIH(base) – Address and Control Input Hold Time
tDS1(base) – DQ and DM Input Setup Time (Single-ended Strobe)
tDH1(base) – DQ and DM Input Hold Time (Single-ended Strobe)